实时QEC解码对非Clifford门至关重要。Riverlane与Rigetti通过融合高吞吐量流传输、低延迟算法和优化的控制反馈，实现了9.6μs的响应时间——这是朝向实用容错量子计算的关键进展。

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量子纠错的有效性严重依赖于早期的硬件设计选择。Riverlane的工具可测量逻辑保真度，并帮助针对不同的量子计算机架构优化量子纠错方案。

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研究人员证明了非阿贝尔任意子可以在囚禁离子处理器上通过编织和融合执行通用量子操作，有可能绕过量子纠错中昂贵的魔法态蒸馏。

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Riverlane 的标准化 QECi 协议在 Altera Agilex FPGA 上展示了低于 7 微秒的往返量子纠错延迟，在使用商用控制电子产品和 FPGA 硬件的情况下，在 10 倍的量子比特增加中具有平坦的扩展性。

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量子硬件中的解码器不匹配产生可利用的机会。通过分析模型拟合与纠错决策，我们在IBM和Google量子处理器上将保真度提高10-75%——无需修改解码器。

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MagiCFirm 为容错量子计算中的端到端魔法态构建实现了可配置的 FPGA 运行时，结合离线编译的微程序与两阶段部分间隙估计方案，将准备时间减少达 39.3%，在匹配的逻辑...

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利用症候群自由度和Pauli旋转实现逻辑非Clifford量子门的新颖机制。已在Steane、Golay和BCH码上证明容错性，采用22-32个物理量子比特，通过递归错误抑制将误差率降低至阈值以下。

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为设计高编码速率的紧凑量子纠错码设计的新框架。系统性原则在编码速率、距离和校验权重之间进行权衡；半CSS码达到了优越的参数，比表面码使用的量子比特减少了28倍...

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研究人员通过对层码进行规范化，开发了具有恒定编码率和线性距离的非阿贝尔量子LDPC码。这些码将强大的纠错能力与量子计算资源相结合，并在整个码空间中展现长程魔法态。

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新的CBDD和CGDD序列实现了<2/C和1/C的脉冲重复率，相比CHaDD的>1/4，通过权衡电路深度来降低脉冲密度。在127量子比特IBM处理器上的实验验证表明，当脉冲误差占主导时，状态保留性能得到改善。

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Infleqtion在其Sqale中性原子平台上使用80个物理量子比特实现了30个纠缠逻辑量子比特，推进了量子纠错技术，并实现了2026年路线图的重大里程碑。

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Infleqtion在Sqale平台上使用80个物理量子比特纠缠了30个逻辑量子比特，推进中性原子量子计算向容错性发展。人工智能辅助的发现将门操作减少了一半，加快了2028年前达到100个逻辑量子比特的进展。

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Backline实现了量子-经典反馈环路的亚3微秒延迟。Xanadu和AMD的开源平台与PennyLane集成，可在商用CPU上启用实时错误校正，可能会降低容错量子系统的基础设施成本。

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IonQ演示了实时纠错技术而无运营性能损失，解决了量子计算领域的关键挑战。分析人士争论这一突破是否能够加速实际量子应用的发展和商业化时间表。

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南加州大学和Quantum Elements在IBM的重六角形超导量子比特上通过优化嵌入和动力学解耦实现了亚阈值错误抑制，验证了表面码在非原生设计架构上的有效性。

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日立公司的专利申请描述了一种量子比特阵列，具有可移动和固定的量子点行，以双环拓扑排列，用于实现量子纠错，同时优化布线的控制空间。

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QEDMA量子计算有限公司的专利申请介绍了一种基于光锥的方法，可在量子误差缓解中减少采样开销，同时控制偏差估计，从而实现更高效的量子电路执行。

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量子局部可测试码的首次显式构造，同时实现常数速率、线性距离和常数完全性——解决了量子纠错中一个十年悬而未决的开放问题。

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证明了量子容错可以用多项式子秩横贯CCZ门在量子局部可测试码上实现严格的对数时间开销和常数空间开销，消除了先前构造中的次多项式对数因子。

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新的合作使开发者能够对分布式量子系统进行建模，所需物理量子比特数量减少高达20倍。SHYPS QLDPC码已集成到微软的开源QRE工具中，考虑了模块化量子芯片间光学互连的延迟。

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