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新しいプロトコルは、マジック状態を消費することなくフォールトトレランス量子回路を認証します。トラップ回路を使用して、論理エラー率がハードウェア誤り率ではなく回路サイズとともに線形にスケールすることを検証し、実用的なデバイス検証を可能にします。

QuEraはNVIDIAの包括的なプラットフォーム設計原則（極度な共同設計、エネルギー効率、ハイブリッドアーキテクチャ）を耐故障性量子コンピューティングに応用し、フォルトトレランスを遅延最適化ではなく中心的な設計制約として扱う。

研究者らが、表面符号などのトポロジカル量子符号が、不完全な制御から生じるコヒーレント誤りを符号距離に対して指数関数的に抑制でき、耐故障量子計算における理論と実践の間の重要なギャップを埋めることを証明した。

フォールトトレランス量子回路のモジュール構成を可能にする拡張検出器エラーモデル(EDEM)を導入しました。ガジェット単位のエラーモデルは、物理回路を再分析することなく順序立てて並列に構成でき、適応的計算とストリーミングデコーディングをサポートしています。

研究者は、フォールトトレラント量子計算の物理的コストは論理的リソースだけでなく、スケジューリングと空間組織に依存することを実証した。非Clifford実装の選択により、ベンチマーク全体で時空体積を最大241.5倍削減できる。