Que ça soit en #VHDL ou en #Verilog mode "inout" doit se cantonner uniquement à la connexion unique d'un pad du FPGA.

On parle également de mode "Analog" en Chisel.

https://www.chisel-lang.org/docs/explanations/data-types#analogblackbox-type

Les logiciels de synthèse ne savent pas synthétiser […]

Preparing my first chip tapeout, from FPGA development to ASIC validation with the open PDK, was a super exciting journey with TTSKY26c! youtu.be/sdaJh-un6vo

#TinyTapeout #ASIC #semiconductor #opensource #FPGA #verilog